更新于 2月11日

FPGA開(kāi)發(fā)工程師

1.3-2.6萬(wàn)

職位描述

VerilogVHDLC語(yǔ)言芯片設(shè)計(jì)仿真調(diào)試
崗位職責(zé):
1、參與項(xiàng)目需求分析, 研究項(xiàng)目技術(shù)細(xì)節(jié),進(jìn)行核心模塊的詳細(xì)設(shè)計(jì);
2、能獨(dú)立進(jìn)行FPGA單元架構(gòu)設(shè)計(jì),完成FPGA系統(tǒng)仿真,撰寫(xiě)FPGA單元架構(gòu)設(shè)計(jì)文檔;
3、分析并解決開(kāi)發(fā)過(guò)程中的問(wèn)題,F(xiàn)PGA的資源及時(shí)序優(yōu)化;
4、配合軟、硬件設(shè)計(jì)工程師、系統(tǒng)測(cè)試工程師完成相關(guān)任務(wù)目標(biāo)。
任職要求:
1、熟練Xilinx/Altera/Lattice其中一款器件的結(jié)構(gòu)及設(shè)計(jì)流程;
2、熟練Verilog或者VHDL語(yǔ)言,熟悉C語(yǔ)言;
3、電子信息及相關(guān)專(zhuān)業(yè),3年以上相關(guān)工作經(jīng)驗(yàn)。
備注:
1. 五天制7.5小時(shí),周末雙休;
3. 完善的培訓(xùn)學(xué)習(xí)體系,與中科院博士交流學(xué)習(xí);

職位福利:項(xiàng)目獎(jiǎng)金、周末雙休、全勤獎(jiǎng)、試用期提前轉(zhuǎn)正、團(tuán)隊(duì)氣氛活潑、年輕化團(tuán)隊(duì)

工作地點(diǎn)

廈門(mén)湖里區(qū)環(huán)島路與鰲山路交匯處(廈門(mén)航空港北區(qū))港中路1690號(hào)2號(hào)南603

職位發(fā)布者

黃曉婷/綜合部經(jīng)理

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