職位描述
1、熟練掌握Verilog/System Verilog編程語言;
2、熟練掌握至少一種腳本語言;
3、熟練使用至少一種仿真工具如NCsim、VCS等;
4、熟悉Linux系統(tǒng),熟練運用Linux系統(tǒng)辦公;
5、熟悉數(shù)字集成電路研發(fā)流程;
6、熟悉至少一種總線協(xié)議;
7、可獨立搭建IP級UVM驗證平臺。
要求
1、至少能連續(xù)實習(xí)半年及以上;
2、具有系統(tǒng)級/子系統(tǒng)級集成VIP平臺的經(jīng)驗優(yōu)先;
具有系統(tǒng)級/子系統(tǒng)級sequence開發(fā)的經(jīng)驗優(yōu)先;
3、具有門仿及帶延遲門仿驗證經(jīng)驗優(yōu)先;
4、具有PCIe/ETH/處理器/H.264/H.265/MIPI/JPEG/EDP/VGA/SDIO/DMA/IIC/SPI等IP驗證經(jīng)驗的優(yōu)先。