工作職責(zé)：

1. 根據(jù)規(guī)格書(shū)，撰寫模塊或者子系統(tǒng)的設(shè)計(jì)方案及文檔；

2. 完成模塊的RTL編碼和IP集成設(shè)計(jì)，對(duì)模塊做綜合、時(shí)序優(yōu)化；

3. 根據(jù)后端反饋改進(jìn)模塊設(shè)計(jì)和代碼；

4. 支持負(fù)責(zé)模塊的驗(yàn)證和硬件調(diào)試。

任職要求：

1. 熟悉Verilog、Systemverilog、C語(yǔ)言等；

2. 熟悉VCS、VERDI、DVE等EDA仿真及調(diào)試工具；

3. 理工科專業(yè)畢業(yè)，有較強(qiáng)的解決問(wèn)題的邏輯思路和方法論；

4. 具備快速學(xué)習(xí)能力和較強(qiáng)的溝通交流能力，能夠熟練閱讀英文專業(yè)文檔；

5. 具備較強(qiáng)的抗壓能力；

6. 有相關(guān)項(xiàng)目經(jīng)驗(yàn)或?qū)嵙?xí)經(jīng)驗(yàn)者優(yōu)先。