崗位職責(zé):
1.負(fù)責(zé)硬件平臺FPGA的需求研究和架構(gòu)設(shè)計;
2.負(fù)責(zé)設(shè)計的資源優(yōu)化、時序優(yōu)化等代碼質(zhì)量提升工作;
3.解決工程現(xiàn)場遇到的各種疑難問題。
任職要求:
1、統(tǒng)招一本院校,碩士及以上學(xué)歷,電氣、電子、自動化、通信等相關(guān)專業(yè);
2、精通Verilog/VHDL語言,具有良好的編碼風(fēng)格;
3、掌握常見的FPGA時序優(yōu)化、資源優(yōu)化方法;
4、精通SPI、CAN、以太網(wǎng)、LVDS、PCIE等常用接口設(shè)計;
5、具有大規(guī)模FPGA開發(fā)項目經(jīng)驗,具備從需求到交付的全流程開發(fā)能力;
6、有電力、工控、通信等行業(yè)產(chǎn)品開發(fā)經(jīng)驗者優(yōu)先;
7、良好的團(tuán)隊協(xié)作能力和溝通表達(dá)能力;有鉆研精神,善于分析和排查問題。
上班時間:彈性1小時,8:00-16:30,9:00-17:30,周末雙休;
福利:八險一金(五險一金,基數(shù)=月薪全額,公積金比例12%;補充商業(yè)醫(yī)療險+意外險+子女綜合險),餐補,交通補貼,通訊補貼,采暖補貼,節(jié)日福利,法定假期,帶薪年假,育兒假,護(hù)理假,年度免費體檢,工作居住證,購房無息借款等。碩士及以上學(xué)歷有北京落戶機(jī)會。